全球固態技術協會（JEDEC）近期啟動討論，計畫放寬HBM4的堆疊高度上限至900微米，以支援關鍵的16層及20層DRAM堆疊技術。此舉旨在突破現有製程的物理瓶頸，對於高速發展的AI記憶體需求至關重要，並將深刻影響全球半導體封裝設備商與記憶體大廠的策略佈局。
JEDEC規範鬆綁：突破AI記憶體堆疊瓶頸
在人工智慧技術快速迭代的背景下，對高效能AI記憶體的需求持續攀升。JEDEC指出，過去嚴苛的物理限制，尤其在 HBM4 初期量產時設定的 775 微米高度，迫使製造商將矽晶片研磨至極薄，不僅大幅降低了生產良率，更使高效的熱管理成為一大挑戰。這些限制嚴重阻礙了先進記憶體堆疊技術的發展。
如今，將HBM4的高度上限提升至 900 微米，意味著業界能在確保較佳良率與散熱效能的前提下，順利推進 16 層甚至 20 層的 AI DRAM 堆疊技術。這項技術的進展，對於滿足人工智慧模型對記憶體頻寬和容量日益增長的需求至關重要，為AI晶片設計帶來更大的彈性與效能提升空間。
設備市場競合：熱壓合技術的短期優勢
這項垂直高度標準的變革，直接為半導體組裝設備市場帶來了全新的供需動態。一旦 900 微米的標準正式拍板定案，記憶體製造商在進行高密度堆疊時，將能繼續沿用現有的熱壓合機（thermal compression bonders），這無疑為現有設備龍頭創造了巨大的市場優勢。根據統計，韓美半導體（Hanmi Semiconductor）在全球熱壓合設備市場中佔有高達 71.2% 的市佔率，預計將成為此波標準放寬下的主要受惠者。
儘管混合鍵合技術能夠實現無凸塊（without bumps）的晶片直接連接，理論上可提供更優異的連接效能與密度，但與傳統的熱壓合方法相比，製造商需要投入更多的資金與時間成本。這使得混合鍵合技術在短期內難以全面普及，為現有的熱壓合設備供應商贏得了寶貴的市場緩衝期。
記憶體巨頭策略佈局：效能與利潤的權衡
現階段，全球頂尖記憶體製造商正密切評估新標準對其財務表現與未來技術發展藍圖的影響。在 2026 年韓國國際半導體展上，SK海力士的代表便明確指出，放寬高度限制將有助於提升現階段的生產效率。
「放寬高度限制將有助於提升現階段的生產效率。」
不過，該公司也預期，當未來HBM堆疊層數超過 20 層時，混合鍵合技術仍將成為不可或缺的必需品。另一方面，三星電子雖已開發出能提供比現有製造方法更佳抗熱性的混合鍵合技術，但為提升利潤率，仍可選擇繼續使用現有的生產方法。最終的設備選擇與製程決策，將高度取決於重要客戶的特定效能需求，例如輝達（Nvidia）在設計其 GPU 封裝時所需的全新 HBM 模組規格。
展望AI記憶體市場：穩定期與次世代技術的挑戰
目前，整個半導體產業都在密切關注 JEDEC 的討論進度，因為最終的決議結果將直接影響哪些設備供應商能在這個十年的末期脫穎而出。在製造商致力於實現 DRAM 最大密度的同時，減少良率損失始終是其首要任務。根據相關市場專家分析指出，在 900 微米標準確立與混合鍵合方法完全成熟之間，市場將經歷一段短暫的穩定期，並透過現有的先進組裝解決方案來維持市場的穩定運作。
次世代鍵合技術何時能全面導入規模化量產，最終仍將取決於以下關鍵因素：
- 標準制定機構的規範
- 設備的精確度
- 全球 AI 基礎設施的實際需求
展望與影響
總體而言，JEDEC 對 HBM 高度標準的鬆綁，不僅是技術層面的一大突破，更是對 AI 時代半導體產業鏈的一次策略性調整。這項決策為記憶體製造商提供了更大的設計彈性，有助於加速 AI 運算所需的 HBM 發展，同時也重新定義了半導體封裝設備市場的競爭格局。未來數年內，產業將在現有技術的優化與次世代鍵合技術的探索之間取得平衡，共同推動 AI 記憶體技術邁向新的里程碑。
