一句話總結：SK海力士在Hot Chips 2026上攤開HBM4以後的技術路線圖，TSV數量翻倍破兩萬顆還只是開胃菜，真正的大招是要把HBM從2.5D推向3D整合——直接疊在AI加速器正上方。
核心要點
- HBM4規格大躍進：I/O數從1,024翻倍到2,048，單堆疊頻寬突破2TB/s，封裝尺寸來到12.8×11mm、高度775微米，16層堆疊容量最高48GB。
- TSV數量超過兩萬顆：對比現有產品，HBM4的Base Micro-Bump達16,148個，TSV數量同樣突破兩萬， interconnect密度提升幅度相當可觀。
- 散熱是最大瓶頸：頻寬拉高伴隨功耗暴增，SK海力士轉向混合鍵合（Hybrid Bonding），熱阻可降低約35%，同時TSV間距縮小至18微米以下。
- I-HBM技術補刀熱點：針對HBM內部的局部發熱問題，自家I-HBM技術號稱額外再降超過30%熱阻，專治高功耗下的熱集中痛點。
- Intel EMIB與台積電CoWoS並列：SK海力士同時將兩種技術納入解決方案，外媒更傳出英特爾可能與其成立記憶體合資企業，地緣政治下的供應鏈重組訊號值得關注。
- 3D封裝是最終目標：現階段HBM與GPU並排放置在矽中介層（2.5D），下一步要把HBM直接堆在AI加速器上方，距離縮短、頻寬再升，但散熱與良率挑戰嚴峻。
- PDN架構同步翻新：電源傳輸網路（PDN）是另一個痛點，SK海力士打算讓Power TSV更廣泛分布，搭配最佳化邏輯製程來改善供電效能。
如果把HBM的演進比作一場軍備競賽，堆疊層數從12層推到16層、I/O從1024翻到2048，這些都還算「照表操課」。真正讓業界眼睛一亮的，是SK海力士在Hot Chips 2026上拋出的那個遠程目標——把HBM從2.5D架構推向3D，讓記憶體直接騎到AI加速器頭頂上。
先從眼前的HBM4說起。根據SK海力士封裝工程副總裁Jaesik Lee揭露的數據，HBM4的封裝尺寸放大到12.8×11mm，高度約775微米。超過兩萬顆TSV、16,148個Base Micro-Bump，光是把這些微小的電路垂直串起來，本身就是一門精密工藝。目前12層產品已經量產，16層還在認證階段，容量最高可達48GB。
對比傳統GDDR6，HBM的優勢從來不只是帳面數字。SK海力士舉了一個很有感的例子：一組GDDR6方案提供24GB容量、768GB/s頻寬，但換成4組HBM3E堆疊，容量暴增到144GB、頻寬飆上4TB/s，而且占用的電路板空間還少了一半。這組對比精準打中了AI訓練與推論場景的痛點——空間有限、功耗預算更有限，但頻寬需求永遠餵不飽。
問題來了：頻寬往上拉的同時，熱也在往上竄。傳統的TC+NCF（熱壓鍵合搭配非導電膜）雖然在控制晶片翹曲上有優勢，但熱阻偏高、產能也受限；MR+MUF（大規模回焊搭配模封底部填充）則反過來，生產效率好、熱阻低，但對翹曲和間隙填充的控制要求更嚴苛。SK海力士已經把先進MR-MUF用在16層HBM3E上，但面對HBM4及以後的產品，他們認定混合鍵合（Hybrid Bonding）才是下一階段的解答。
混合鍵合好在哪裡？數據會說話：核心晶粒厚度增加24%，TSV間距可以縮到18微米以下，更關鍵的是在堆疊層數增加的條件下，熱阻還能降低約35%。這不是小修小補，而是從物理層級解決散熱問題。再加上自行開發的I-HBM技術，針對內部局部熱點再補一刀，額外降低超過30%的熱阻——兩項加起來，等於為HBM4以後的高功耗世代預留了散熱餘裕。
編輯觀點：從SK海力士這份藍圖來看，HBM的競爭已經從「誰疊得多、誰跑得快」進階到「誰散熱好、誰供電穩」。說真的，2048個I/O、2TB/s頻寬這些數字雖然驚人，但真正決定誰能量產、誰卡在實驗室的，絕對是封裝與散熱技術。混合鍵合被推到主舞台，背後代表的是——傳統的熱壓鍵合已經快到極限了。更值得玩味的是，SK海力士同時把Intel EMIB和台積電CoWoS並列討論，以韓國企業過往的供應鏈策略來看，這不單純是技術選擇，很可能暗藏地緣政治下的代工布局考量。HBM3E時代是台積電一家獨大，HBM4以後會不會出現英特爾插旗的空間？這題值得追下去。
話說回來，HBM堆疊層數增加、I/O數量翻倍，還有一個沒人躲得掉的挑戰——電源傳輸網路（PDN）。更多層代表更長的垂直供電路徑，更多I/O代表更大的瞬間電流需求，如果PDN設計跟不上，再快的頻寬也是看得到吃不到。SK海力士的解法是：讓Power TSV更廣泛地分布在整個結構中，同時搭配最先進、最佳化的邏輯晶圓代工製程。講白一點，封裝不再只是「把東西黏在一起」，而是跟邏輯製程綁在一起做協同最佳化。
但整場演講最讓我感興趣的，還是那個3D願景。現階段的HBM解決方案，本質上是2.5D——記憶體跟GPU並排站在矽中介層上，透過水平互連溝通。SK海力士的終極目標，是把HBM直接堆疊在AI加速器的正上方，形成真正的3D整合結構。這樣做的好處很直覺：記憶體與運算單元之間的距離大幅縮短，訊號延遲降低、頻寬再拉高、能源效率跟著提升——每一項都是AI硬體設計師夢寐以求的。
但天底下沒有白吃的午餐。3D整合意味著散熱問題從「旁邊的熱」變成「疊在頭頂的熱」，機械應力、供電穩定度、測試與良率挑戰全部跟著升級。SK海力士自己也承認，這些問題沒有捷徑，必須從材料、製程、設計三個維度同步突破。
如果你問我的判斷：2.5D到3D這條路，不會在HBM4這一代實現，但HBM4累積的TSV技術、混合鍵合經驗、以及散熱解決方案，都是在為3D鋪路。對一般消費者來說，這些封裝技術聽起來很遙遠，但每一次AI模型的訓練中斷、每一次GPU的降頻 throttling，背後都有散熱和記憶體頻寬的影子。美光前陣子才示警，AI記憶體牆危機正在加劇，光是HBM故障就佔了Meta Llama 3訓練中斷近兩成——這不是半導體廠商自己該煩惱的事，而是會直接影響AI應用落地速度的關鍵瓶頸。
所以，下次當你看到哪家AI公司又釋出更大的模型、更快的推論速度時，別只盯著GPU的算力數字。真正撐起那些數字的，是底下你看不到的HBM堆疊、數萬顆TSV、以及那些為了解決散熱和供電問題而生的封裝技術。SK海力士這份藍圖，某種程度上也是在對市場說一句話：別只問我頻寬多少，問問我的封裝能扛住幾瓦。
一句話結論
HBM4只是中繼站，SK海力士真正的野心在3D，但散熱與供電才是決定誰能走到終點的門檻。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4什麼時候會量產？
12層堆疊的HBM4已經進入量產階段，16層版本目前仍在認證中，最快2026年底到2027年初有機會看到搭載於AI加速器上。
HBM跟一般記憶體差在哪裡？為什麼AI一定要用HBM？
HBM透過TSV垂直堆疊DRAM晶片，在極小空間內提供超高頻寬與容量，同時功耗遠低於GDDR6。AI訓練需要大量資料吞吐，HBM是目前唯一能滿足的解決方案。
混合鍵合是什麼？為什麼對HBM那麼重要？
混合鍵合是一種先進封裝技術，能讓晶片之間的互連間距縮小到18微米以下，並在堆疊層數增加時降低約35%熱阻。它是HBM從2.5D走向3D的關鍵技術。
SK海力士的3D封裝什麼時候會實現？
根據目前技術藍圖，3D HBM堆疊不會在HBM4這一代實現，預計要到HBM5或更後續的世代才可能商業化，散熱與良率是兩大待突破瓶頸。
Intel EMIB和台積電CoWoS哪個會被SK海力士採用？
SK海力士目前將兩種技術並列，並未明確表態。考量地緣政治與客戶需求，未來可能同時採用，視不同客戶的晶圓代工合作夥伴而定。
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