近期，半導體產業圈內傳出一個令人玩味的消息：原本被視為台積電先進封裝必然趨勢的CoPoS技術，其發展腳步卻意外放緩。這不禁讓人好奇，在AI晶片算力需求直線飆升的當下，這項被寄予厚望的技術為何沒有如預期般加速推進？難道是技術瓶頸？還是背後另有乾坤？
騰旭投資投資長程正樺在《下班國際線》節目中，為我們揭開了這層神祕面紗。他指出，CoPoS時程延後，反而讓CoWoS近期又出現追加需求，而這背後真正的變數，是AI晶片設計者們正在重新思考一件事：「封裝是不是非得一直做大？」這個問題，點出了AI晶片發展策略的一大轉向。
CoPoS延遲：晶片「做大」邏輯面臨物理與經濟雙重考驗
事實上，CoPoS的延遲並非技術退步，而更像是產業在面對現實後的策略調整。程正樺解釋，CoWoS與CoPoS兩者概念相近，主要差異在於載體形式：CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的方式。這兩者之間的選擇，說穿了就是經濟效益的權衡。
數據發現：當晶片封裝面積擴大到8個reticle甚至更高時，圓形晶圓邊角會產生較多空間浪費。程正樺舉例，同樣一次製程，圓形載體可能只能配置約4個大型單元，但方形載體卻可提高到約12個。這數字背後，代表的是成本與cycle time都有顯著的改善空間。
解讀意義：從數據來看，CoPoS在理論上能大幅提升生產效率，降低單一晶片的製造成本。然而，方形製程並非簡單地將圓盤「切成方的」。它牽涉到既有設備、治具、化學材料塗布與製程設計等，許多環節都建立在圓形晶圓之上。一旦改為方形面板，大量設備與流程必須重做，這是一筆龐大的投資與轉換成本。
產業影響：因此，只有當封裝尺寸真的大到一定程度，CoPoS的經濟效益才會明顯浮現。如果晶片沒有繼續以預期中的速度快速變大，那麼切換新製程的急迫性自然下降。這也解釋了為何CoPoS的推進時程會放緩，因為市場對「超大型」晶片的需求，或許不如原先預期那麼迫切。
從產業面來看，這次台積電CoPoS時程的調整，不單是技術或成本的考量，更是AI晶片設計思維的重大轉向。它揭示了半導體產業在追求極致算力時，必須面對的物理限制與經濟效益平衡點。「堆疊」而非「做大」將成為未來幾年AI晶片發展的關鍵主軸，這對臺廠供應鏈的技術路線圖與投資策略，都將產生深遠影響。我們必須跳脫線性預期，重新評估新一代封裝技術的戰略價值。
伺服器「物理極限」：輝達晶片設計的關鍵轉折
真正讓「越大越好」這個邏輯踩下煞車的，其實是伺服器本身的物理空間限制。晶片做得再大，最終還是要塞進資料中心的機櫃裡，不是嗎？
數據發現：程正樺以NVIDIA（輝達）平台為例說明，目前大型AI封裝約5.5個reticle，一個compute tray假設可以放4顆。若未來單顆晶片一路膨脹到8個reticle，可能只剩2顆能塞進同樣的伺服器空間。
解讀意義：這就出現了一個反直覺的問題：當我們比較「5.5個reticle乘以4顆」和「8個reticle乘以2顆」時，整個運算托盤得到的總體算力，未必有巨大差距。更何況，晶片愈大，製造難度、良率以及warpage（翹曲）問題都更加棘手，這些都會直接影響到成本與量產穩定性。
產業影響：因此，當後續產品仍能維持約5.5個reticle的封裝規模時，現有的CoWoS技術就仍然足以支撐需求，也沒有必要為了追求更大面積而立刻全面轉向CoPoS。這說明CoPoS的延後，並非台積電技術碰壁，更可能是客戶產品規格與經濟效益重新計算後的理性結果。這也提醒我們，科技發展從來不是單一維度的直線前進。
從「橫向擴張」到「垂直堆疊」：SoIC成AI算力新戰場
不過，AI算力需求不可能停滯不前。既然封裝平面不能無限制擴張，那麼另一條路徑自然浮現：從2D走向3D。這就像蓋房子，不能無限往旁邊擴建，那就往上蓋。
數據發現：程正樺指出，如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就可能透過垂直整合大幅增加運算密度。台積電的SoIC（系統整合晶片）正是這種3D系統整合的重要技術之一。
解讀意義：過去對晶片的思維，就像不斷把房子「往旁邊蓋」，追求更大的佔地面積。但現在，隨著物理空間與製程效益的限制浮現，下一步可能改成「往上蓋」。在同樣的佔用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力。
產業影響：這也意味著，SoIC相關投資的重要性可能將會提高，因為3D方向的發展速度，可能比單純把大型封裝繼續放大更快。市場如果只盯著「CoWoS之後一定就是CoPoS」，可能把AI封裝的進化想得太過線性。真正的競爭已經從平面面積大小，升級到如何在固定伺服器空間中塞入最多算力。CoPoS並沒有消失，但SoIC與3D堆疊可能提前搶走聚光燈；AI晶片下一戰，比的已經不只是「誰做得最大」，而是「誰堆得最高、還能穩定量產」。這對臺灣半導體產業的未來佈局，無疑是個重大的提示。
數據背後的啟示
這場從平面到立體的晶片封裝革命，不僅考驗著台積電的技術前瞻性，也挑戰著整個AI產業鏈的應變能力。當我們在關注AI算力爆炸式成長的同時，是否也該思考，如何在有限的物理空間中，創造無限的可能？這不僅是科技巨頭的難題，更是臺灣半導體產業持續領先全球的關鍵命題。這波封裝技術的典範轉移，勢必將重新定義AI晶片的未來樣貌。
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
CoPoS延遲是否代表台積電技術遇到瓶頸？
不，騰旭投資投資長程正樺分析，CoPoS延遲並非技術瓶頸，更可能是AI晶片客戶在產品規格與經濟效益重新計算後的策略性選擇，考量到伺服器物理空間與晶片製造難度等因素。
CoWoS和CoPoS的主要差異是什麼？
CoWoS與CoPoS概念相似，主要差異在於載體形式。CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的方式，後者在極大封裝面積下能提高單次製程的單元配置數量，減少空間浪費。
什麼是SoIC？它在AI晶片發展中扮演什麼角色？
SoIC（系統整合晶片）是台積電發展的3D系統整合技術。它透過垂直堆疊多個運算元件，如在GPU上方堆疊另一顆GPU，以在固定封裝尺寸下大幅增加運算密度，被視為AI算力從2D走向3D的關鍵戰略。
AI晶片封裝未來會朝哪個方向發展？
AI晶片封裝的未來趨勢將從單純的「橫向擴張」（做大）轉向「垂直堆疊」（往上蓋）。在伺服器物理空間限制下，3D堆疊技術如SoIC將變得更為重要，競爭焦點將從「誰做得最大」轉變為「誰堆得最高、還能穩定量產」。
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